82C284 - Generator de tact si interfata READY pentru
procesoarele 80286
* genereaza semnalul de tact pentru 80286
* utilizeaza cristal sau semnal TTL ca sursa de frecventa
* furnizeaza READY local si READY MULTIBUS
* este realizat in tehnologie CHMOS
* genereaza Reset-ul sistemului
* este furnizat in pastile de 18 si 20 pini.
+---------+
ARDY ¯¯¦1 18 ¦¯¯ Vcc
SRDY\ ¯¯¦2 17 ¦¯¯ ARDYEN\
SRDYEN\ ¯¯¦3 16 ¦¯¯ S1\
READY\ ¯¯¦4 15 ¦¯¯ S0\
EFI ¯¯¦5 14 ¦¯¯ N.C.
F/C\ ¯¯¦6 13 ¦¯¯ PCLK
X1 ¯¯¦7 12 ¦¯¯ RESET
X2 ¯¯¦8 11 ¦¯¯ RES\
GND ¯¯¦9 10 ¦¯¯ CLK
+---------+
1.DESCRIEREA PINILOR
Simbol Tip Nume si functie
------------------------------------------
CLK O System clock este un semnal utilizat de procesor si de dispozitivele care se sincronizeaza cu microprocesorul. Frecventa acestui semnal trebuie sa fie de doua ori mai mare decit frecventa tactului intern al microprocesorului. CLK poate fi conectat la intrari TTL si la intrari MOS.
F/C\ I Frequency/Crystal select specifica tipul sursei de frecventa. Cind este strapat LOW un oscilator intern genereaza CLK. Cind este strapat HIGH intrarea EFI comanda CLK.
X1,X2 I Crystal In sunt doi pini la care se conecteaza cristalul extern necesar oscilatorului intern.
EFI I External frequency In este sursa de frecventa cind F/C\ este HIGH.
PCLK O Peripheral Clock este o iesire cu frecventa de doua ori mai mica decit CLK si cu factorul de umplere 1/2.
ARDYEN\ I Asynchronous ready enable este activ LOW si alege pe ARDY\ ca sursa de ready pentru ciclul de bus curent.
ARDY\ I Asynchronous ready este actv LOW si este folosit pentru a termina ciclul de bus curent. Intrarea ARDY poate fi asincrona cu CLK.
SRDYEN\ I Asynchronous ready enable este activ LOW si alege pe SRDY\ ca sursa de ready pentru ciclul de bus curent.
SRDY\ I Asynchronous ready este actv LOW si este folosit pentru a termina ciclul de bus curent.
READY\ I Ready este o iesire activa LOW care permite terminarea ciclului curent de bus. READY\ este o iesire open colector care necesita un rezistor extern.
S0\,S1\ I Status prepara 82C284 pentru un ciclu de magistrala. S0 si S1 sincronizeaza PCLK cu ceasul intern al procesorului si controleaza semnalul READY.
RESET O Reset este o iesire activa HIGH si este derivata din intrarea RES\. Cind Reset este activ, READY va fi activ(LOW).
RES\ I Reset in, activ LOW este folosit pentru generarea Reset-ului sistemului. Poate fi asincron cu CLK.
Vcc Alimentare +5V
GND Masa 0V
Generarea semnalului READY
82C284 accepta 2 surse pentru generarea semnalului READY. Poate fi utilizata atit sursa sincrona(SRDY\) cit si sursa asincrona (ASRDY\).
READY este activ (LOW) daca SRDY/ + SRDYEN\ =0 sau daca ARDY\+ARDYEN\=0.READY va ramine activ cel putin 2 cicluri.
Condensatori folositi de 82C284
Frecv. cristal C1(intre pin 7 si masa) C2(pin 7 si masa)
---------------------------------------------------------------
1-8 MHz 60pF 40pF
8-20 MHz 25pF 15pF
peste 20 MHz 15pF 15pF
...